Significado y funcionamiento
A diferencia de la lógica combinatoria, donde la salida se determina únicamente por la entrada actual, la lógica secuencial mantiene un estado almacenado. Por lo tanto, incluso con la misma entrada, el resultado puede variar dependiendo del estado anterior.
El “flip-flop de transición D” almacena el ‘D’ en el momento en que la señal de reloj pasa de 0 a 1. Este es un modelo idealizado que mantiene el estado de salida incluso cuando el ‘D’ cambia entre transiciones.
Relaciones y condiciones de validez
En el borde del reloj, Qnext=D. Un contador binario de 4 bits representa de 0 a 15, por lo que retorna a su estado inicial después de 16 incrementos.
En circuitos reales, existen tiempos de configuración y mantenimiento, y retrasos de radio. Ni el estado prohibido ni la metaestabilidad pueden explicarse completamente utilizando un modelo sin retraso, 0·1.
Qué observar en la simulación
Un biestable D almacena la entrada solo en flancos ascendentes; el contador de 4 bits se repite cada 16 pulsos.
Se omiten metaestabilidad y retardo de propagación. El estado prohibido SR no se trata como un bit válido. Experimenta en pantalla; no lo reproduzcas con fuentes reales, enchufes ni alta tensión.
Relaciones y símbolos clave
D-FF: Qnext = D (↑CLK) · counter = (Q₀+n) mod 16
| Símbolo | Significado | Unidad |
|---|---|---|
| D, Q | Entrada de datos y salida almacenada | 0 o 1 |
| ↑CLK | Flanco de subida del reloj | Suceso |
Ejemplo resuelto
En un biestable D con Q=1 y D=0, ¿cuánto vale Q cuando el reloj baja de 1 a 0?
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Errores frecuentes
- La salida del flip-flop de borde ascendente no sigue continuamente la entrada mientras el reloj esté en 1.