意义与机制
与组合逻辑不同，组合逻辑的输出仅由当前输入决定。而序列逻辑则保持一个存储的状态。因此，即使使用相同的输入，结果也可能因之前的状态而变化。
上升沿 D 触发器在时钟由 0 变为 1 的瞬间保存输入 D。理想模型中，在两个边沿之间，即使 D 改变，输出状态仍然保持不变。
关系与条件
在时钟的边缘，Qnext=D。 一个 4 位二进制计数器可以表示 0 到 15，因此在 16 递增后，会返回初始状态。
在实际电路中，存在设置时间和维护时间，以及无线电延迟。 既不能使用不考虑延迟的模型，也不能完全用 0·1 来解释禁阻状态和元稳定性。
观察实验中需要注意的事物
一个 D 触发器仅在上升沿存储输入；一个 4 位计数器每 16 个时钟周期重复。
不考虑元态和传播延迟。禁止的 SR 状态不被视为有效的位。在屏幕上进行实验；不要使用实际电源、插座或高电压进行重复。
关键关系与符号
D-FF: Qnext = D (↑CLK) · counter = (Q₀+n) mod 16
| 符号 | 含义 | 单位 |
|---|---|---|
| D, Q | 数据输入·存储输出 | 0 或 1 |
| ↑CLK | 上升的钟摆边缘 | 事件 |
工作实例
对于一个 Q=1 且 D=0 的 D 触发器，当时钟从 1 变为 0 时，Q 的值是多少？
1
常见误解
- 当时钟为 1 时，上升沿触发器的输出不会持续跟随输入。