意義與機制
與組合邏輯不同，組合邏輯的輸出僅由當前輸入決定。而序列邏輯則保持一個儲存的狀態。因此，即使使用相同的輸入，結果也可能因之前的狀態而變化。
上升沿 D 觸發器在時鐘由 0 變為 1 的瞬間儲存輸入 D。理想模型中，在兩個邊沿之間，即使 D 改變，輸出狀態仍然保持不變。
關係與條件
在時鐘的邊緣，Qnext=D。 一個 4 位二進位計數器可以表示 0 到 15，因此在 16 遞增後，會返回初始狀態。
在實際電路中，存在設定時間和維護時間，以及無線電延遲。 既不能使用不考慮延遲的模型，也不能完全用 0·1 來解釋禁阻狀態和元穩定性。
觀察實驗中需要注意的事物
一個 D 觸發器僅在上升沿儲存輸入；一個 4 位計數器每 16 個時鐘週期重複。
不考慮元態和傳播延遲。禁止的 SR 狀態不被視為有效的位。在螢幕上進行實驗；不要使用實際電源、插座或高電壓進行重複。
關鍵關係與符號
D-FF: Qnext = D (↑CLK) · counter = (Q₀+n) mod 16
| 符號 | 含義 | 單位 |
|---|---|---|
| D, Q | 資料輸入·儲存輸出 | 0 或 1 |
| ↑CLK | 上升的鐘擺邊緣 | 事件 |
透過範例確認
對於一個 Q=1 且 D=0 的 D 觸發器，當時鍾從 1 變為 0 時，Q 的值是多少？
1
常見誤解
- 當時鍾為 1 時，上升沿觸發器的輸出不會持續跟隨輸入。